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940-pin Organic micro Pin Grid Array (OµPGA)
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CoolnQuiet 2.0
- dynamische Reduzierung von Spannung und Takt bei niedriger Auslastung der CPU
Dual Dynamic Power Management
Independent Dynamic Core Technology
CoolCore Technology
ACPI-compliant including support for processor performance states
Supported Core Power States
- C0 Normal,
- C1 + C1E HALT State
- C2 and C3 Stop Grant states
Supported Package Power States
- S0, S1, S3, S4 and S5
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AM2+ 1,2 Volt - 1,3 Volt (min. p-state 1,05 Volt)
AM2 1,2 Volt - 1,3Volt (min. p-state 1,2 Volt - 1,3 Volt)
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AM2+ 125 Watt (min. p-state 69,4 Watt bei 1200 MHz)
AM2 125 Watt (min. p-state 90,8 Watt bei 1200 MHz)
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K10 AMD64 Mikroarchitektur
- AMD64 Technologie
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65 nm Silicon-on-Insulator (SOI) Technologie
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Befehlssatzerweiterungen:
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3DNow! und 3DNow! Erweiterungen, MMX und MMX Erweiterungen, SSE, SSE2, SSE3 und SSE4a
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Integrierter Grafikprozessor:
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- 2-way set associative
- separater 64 KB Befehlscache
- separater 64 KB Datencache
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- 32-way set associative
- gemeinsamer Befehls- und Datencache
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HyperTransport 3.0 Technology
- Ein 16 Bit Link unterstützt bis zu 2000 MHz Taktrate (4000 MT/s (Mega-Transfers per Second), 8,0 GB/s)
Integrierter Speichercontroller (On-Die Northbridge Logic)
- 144 Bit DDR2-1066 mit 533 MHz (17,1 GB/s)
- Dual-Channel Speicherinterface
- Unterstützt bis zu 4 unbuffered DIMMs
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Enhanced Virus Protection
- No eXecute Bit / NX-Bit
AMD Virtualisations Technology (Pacifica)
- rapid virtualization indexing
- nested paging
- SVM pause count capability
Advanced Bit Manipulation
- POPCNT - counts the number of bits set in a word
- LZCNT - counts the number of leading zeros in a word
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Multiprozessorunterstützung:
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Bei Einsatz auf einem AM2 Mainbord:
HyperTransport Technology
- Ein 16 Bit Link unterstützt bis zu 1000 MHz Taktrate (2000 MT/s (Mega-Transfers per Second), 4,0 GB/s)
Integrierter Speichercontroller (On-Die northbridge logic)
- 144 Bit DDR2-800 mit bis zu 400 MHz
Prozessoren der Revision B2 besitzen einen Fehler im Translation Lookaside Buffer (TLB) der L2-Caches. Zwischen der Aktualisierung veralteter Daten im TLB und deren Speicherung im L3-Cache besteht die Möglichkeit, dass noch alte, ungültige Daten im L3-Cache gespeichert werden. In so einem Falle wären die Daten im L2- und L3-Cache inkonsistent, was zu Abstützen führt.
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